mse-v_fragen1.txt

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Author:
Anonymous
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126725
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mse-v_fragen1.txt
Updated:
2012-01-09 05:36:29
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verhalten
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  1. Beschreibung Verhaltenssicht
    • Alle Aspekte der Funktionalität
    • _Dynamische_ Beschreibung des Verhaltens
  2. Beschreibung Struktursicht
    • Einzelne Komponenten/Schnittstellen
    • _Statische_ Beschreibung der Topologie
  3. Beschreibung physikalische Sicht
    • Aspekte konkreter physikalischer Realisierung
    • _Statische_ Beschreibung der Geometrie
  4. Überblick Kybernetisches Modell
    • Rammig
    • Entwurfsrestriktionen
    • Entwurfsbeschreibungen
    • Generierende Aktivitäten
    • Überprüfende Aktivitäten (Verifikation, Entscheidung, Modifikation)
  5. Überblick Kreismodell
    • Brück/Hahn
    • Mikrosystementwurf
    • Von Spezifikation zur Fertigung
    • Layout/Design -> Prozessentwicklung/Maskendesign -> Verifikation -> Prozess-/Maskenmodifikation
  6. Überblick Brezelmodell
    • Hahn/Wagener
    • Top-down, Synthese, verhaltensnah
    • Bottom-up, Analysis, fertigungsnah
  7. Die 6 Abstraktionsebenen
    • Systemebene
    • Algorithmische Ebene
    • Register-Transfer-Ebene
    • Gatter-Ebene
    • Schalter-Ebene
    • Elektrische Ebene
  8. Entwurfsszenario 1
    • IDM - Intregrated Device Manufacturer
    • klassisches Szenario
    • oft mehrere Frameworks und selbstentw. Zusatzsoftware
    • unflexibel und extrem teuer (EDA-Software/-Support 40%)
  9. Entwurfsszenario 2
    • Fabless Modell
    • keine eigene Fab -> Problem SECOND SOURCING wg. untersch. Prozesslinien
    • TAPEOUT, Schnittstelle norm. Maskendaten
    • PRODUKTFINISH in Fab ob Daten für Fertigungslinie geeignet
    • Unflexibel und Interfaceproblematik wg. Tapeout
  10. Entwurfsszenario 3
    • Design Service Provider
    • Firma mit Know-how und Tools
    • Gängige Frameworks oder eigene Interfaces
    • keine Entwurfs-/Fertigungskompetenz
    • verschärfte Interfaceproblematik
  11. Entwurfsszenario 4
    • Customer Driven Distributed Development (Circuit Design Cloud)
    • Maßgeschneiderte Lösungen
    • Entkoppelte Akteure -> jeder kauft sich alles zusammen
    • in Praxis noch nicht umgesetzt
    • Voraussetzung: Standardis. Interface-Architektur
    • Forschung CORONA, NEEDs, MiDes
  12. Simulation
    • Abstrakte Form der Korrektheitsprüfung
    • Verzicht auf physikalische Realisierung zu Prüfzwecken
  13. Modellierung / Interpretation
    • Abbildung der realen Welt in Simulator -> implizit verlustbehaftet
    • Abbildung Simulationsergebnisse auf reale Welt -> erreicht nur Teilaspekte realer Welt
  14. Semantische Konzepte HDLs
    • Grafisch -> UML (keine Zeitbeschreibung)
    • Formelorientiert -> Matlab/Simulink auf hoher Ebene
    • HDLs -> Ähnlich Programmierspr., Syntax/Semantik um HW-spezif. erweitert
  15. Objektorientierte Modellierung
    • Instanziierung generischer Typen
    • Kommunikation über definierte Schnittstellen
    • Formale Basis: ADTs - Abstrakte Datentypen (Bsp. Boolean)
  16. ADT vs. IADT
    • ADT keine Information über Implementation (nur const T und F)
    • IADT mittels Trägerstrukturen deklarieren und implementieren
    • Beliebig viele IADTs zu jedem ADT
  17. Imperative vs. reaktive Modellierung
    • Imperative Beschreibung immer sequentiell vom Steuerwerk aus, keine Nebenläufigkeit -> TIPN, CSP
    • Reaktive Beschreibung aus Sicht der Objekte, keine globale partielle Ordnung -> Guarded Commands, stimulierte Gleichungen
  18. Anforderungen HDLs
    • Zeitmodellierung
    • reaktive Modellsteuerung
    • Schnittstellen
    • Instanziierung
    • komplexe Datentypen
  19. TIPN
    • Time Interpreted Petri Net
    • PG=(P,T,E) plus Markierung und Schaltregeln ist Petrinetz PN (liefern Steuerpfad)
    • IPN=(PN,I,D) plus Delta (zeitlich) ist TIPN (liefern Datenpfad)
  20. CSP
    • Communicating Sequential Processes
    • Modell für Nebenläufigkeit
    • keine explizite Zeitformulierung
    • Sequential Process: Startbedingung, chan!var, chan?var
    • Concurrent Process: Mehrere zeitgleiche unabhängige seq. Prozesse, terminiert wenn letzter aus
  21. Guarded Commands
    • Bewachte Operationen
    • durch CSP-Prozesse implementierbar (Channel als "Bewacher")
  22. Variable vs. Signal
    • Var: Hilfsstruktur für Zwischenberechnungen, kein zeitl. Verlauf, Zuweisung sofort
    • Sig: Entspr. Register/Leitungen, Speicherung von Werten und zeitl. Verläufen, Zuweisung später
  23. Systemebene in VHDL
    • CSP-Philosophie: Menge nebenläufiger Prozesse kommunizieren über Signale
    • Bei gleichzeitiger Einspeisung eines Signal aus mehreren Prozessen-> Bus Resolution Functions (BRF)
    • HW-mäßig durch Mux
  24. Algorithmische Ebene in VHDL
    • Implementierung von Synchronisationsmechanismen
    • genaue Modellierung des Ein-/Ausgabeverhaltens im Verlauf der Zeit
    • Festlegung der Fehlerbehandlung
    • Trägheitsverzögerungsmodell: Herausfilterung kürzerer Pulse
    • Transportverzögerungsmodell: Const. Verzögerung
    • Rückkopplungsverzögerungsmodell: für asynchrone sequentielle Schaltwerke
  25. RT-Ebene in VHDL
    • Reaktive hardwarenahe Modellierung
    • Taktschema definiert (synchron)
    • ADTs sind auf Bits und Bitvektoren abgebildet
  26. Gatterebene in VHDL
    • Repräsentation logischer Zustände
    • Mehrwertige Logiken
    • Verzögerungsmodellierung: Unit-Delay, eingangsseitig, zweistufig Multi-Delay
  27. MVL9
    • Multiple Valued Logic
    • 9-wertige Logik in Std_Logic: BRF 'resolved'
    • U - uninitialisiert
    • X - undefiniert
    • 0,1 - starke Werte
    • W - schwaches X
    • L,H - schwache Werte
    • Z - hochohmig
  28. Was ist VHDL-AMS
    • High-Level-Modellierung von analogen, mixed-signal und mixed-domain-Systemen
    • syntaktische/semantische VHDL-Erweiterung
  29. Übersicht VHDL-AMS
    • Beschreibung kontinuierlicher Signalverläufe
    • Systemzustand ist Lösung eines DGL-Systems
    • Verwendung von Approximationsverfahren
    • Simultaneous Statements: Alle Gleichungen gleichzeitig gültig! (i==v/r)
    • NATURE, QUANTITY, TERMINAL
  30. VHDL-AMS Natures
    • Schaltungen als Netzwerkgraph
    • NATURE-Konstrukt beschreibt Paar aus Potential- (ACROSS) und Flussgröße (THROUGH)
  31. VHDL-AMS Quantities
    • Repräsentieren die Unbekannten (ACROSS/THROUGH)
    • Stellen Werteverläufe dar
    • implizit definiert: q'Dot, q'Integ, q'Delayed(t)

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